他表示：”NMOS管的上覆层需要采用La2O3材料制作，而PMOS管则需要用Al2O3来制作上覆层，这样就需要在NMOS管的上覆层上覆盖一层光阻 胶，然后再用显影+蚀刻方式去掉沉积在PMOS管中的La2O3，不过处理完成之后要除去覆盖在厚度小于1nm的La2O3 上覆层上的光阻胶时，由于上覆层的厚度极薄，因此如果不能小心控制就会对上覆层造成一定的损坏，这就要求厂商具备非常高超精密的去胶工艺。“
Gate-last的优势：可自由设置和调配栅电极材料的功函数值，充分控制Vt电压
ASM公司的外延产品和ALD（原子层淀积）业务部经理Glen Wilk则表示业内已经就gate-first与gate-last之间在性能，复杂程度和成本方面的优劣对比争执了许久，”不过我认为随着产品制程尺寸 的进一步缩小，gate-last工艺的优越性开始逐步体现，由于这种工艺的栅极不必经受高温工步，因此厂商可以更加自由地设置和调配栅电极材料的功函数 值，并很好地控制住管子的Vt电压。”
Wilk表示，随着制程尺寸的进一步缩小，采用 gate-first工艺的厂商会发现“PMOS管的特性越来越难控制，实施Gate-first工艺的难度也悦来越大，因此我认为未来业界对gate- last工艺的关注程度会越来越广泛。”Wilk认为，由于gate-last工艺可以很好地控制栅极材料的功函数，而且还能为PMOS管的沟道提供有利 改善沟道载流子流动性的硅应变力，因此gate-last工艺将非常适合低功耗，高性能产品使用，他表示：“不过我认为内存芯片厂商可能在转向gate- last工艺时的步伐可能会稍慢一些，他们可能会在未来一段时间内继续使用gate- first工艺，不过gate-last工艺显然有助于提升产品的性能和降低产品的待机功耗。”
而 Applied Materials公司的CTO Hans Stork则表示gate-first工艺需要小心对待用来控制Vt电压的上覆层的蚀刻工步，而gate-last工艺则需要在金属淀积和化学抛光工步加 以注意。“长远地看，我认为Gate-last工艺的前景更好一些。”他表示芯片厂商目前都非常关注Intel 公司的32nm制程SOC芯片工艺，在这种工艺中，high-k绝缘层的等效氧化物厚度（EOT）为0.95nm.他说：“Intel将其32nm gate-last制程SOC芯片产品的应用范围从高性能应用市场进一步拓展到了低漏电/低电压应用领域，而手机芯片则正好需要具备这些特性。”客户们对 gate-last和gate-first工艺在工函数控制，成本，产能，良品率等方面的实际对比数据非常关注。以至于已经有部分手机芯片厂商如高通等已 经开始要求代工商能为他们提供“能与Intel的产品性能相近”的产品。
在IEDM2009 会议上，高通公司的高管曾表示他们很支持台积电去年七月份宣布将启用Gate-last工艺的决定。而今年1月份，高通则宣布已经与 GlobalFoundries公司签订了28nm制程产品的代工协议。这样，届时人们便有机会可以实际对比一下分别来自台积电和 GlobalFoundries两家公司，分别使用gate-last与gate-first两种工艺制作出的手机芯片产品在性能方面究竟有多大的区别。 目前，高通公司的40nm制程手机用处理器类属与高性能芯片，其运行频率达到了1GHz，不过其功耗也控制得相当好，在谷歌Android智能手机中有使 用这种处理器产品。
Intel公司的制程技术高管Mark Bohr则表示Intel公司的Atom SOC芯片还需要一年左右的时间才会启用32nm制程工艺。当被问及应用gate-last工艺以后为什么芯片的核心尺寸会有所增大，是不是由于 gate-last本身的限制，导致更改后的电路设计方案管芯密度有所下降的问题时，Bohr表示Intel公司45nm gate-last HKMG制程产品上电路设计方案的变动并不是由于应用了gate-last所导致，而是与当时Intel在45nm制程产品上还在继续使用干式光刻技术有 关。他表示“当时之所以会采用那种核心面积较大的设计规则，其目的并不是为了满足Gate-last HKMG工艺的要求，而是要满足使用干式光刻技术的要求。”（Intel在45nm制程节点仍然在使用干式光刻技术，直到32nm才开始使用沉浸式光刻技 术。）
HKMG技术未来一段时间内的发展趋势：
High-k绝缘层的材料选择方面，包括Intel公司的Bohr在内，大家似乎都同意HfO2将在未来一段时间内继续被用作High-K层的材料，业界 近期将继续在改良HfO2材料上做文章，部分厂商可能还会考虑往HfO2层中添加一些特殊的材料，但他们近期不会把主要的精力放在开发介电常数更高的材料 方面。
另外，有部分厂商的主要精力则会放在如何减小High-k层下面的SiO2界面层（IL）的厚度方面
，其目标是在 High-k绝缘层的等效氧化物厚度为10埃时能把这种界面层的厚度降低到5埃左右。Sematech公司负责High-k项目研究的高管Paul Kirsch表示：“业内现在考虑较多的主要是如何进一步优化HfO2材料，而不是再花上五年去开发一种新的High-k材料。从开发时间要求和有效性要 求方面考虑，目前最有意义的思路是考虑如何消除SiO2界面层和改善High-K绝缘层的介电常数值。”
Gatefirst在如何有效消除SiO2界面层（ZIL）方面的优势及各方评述：
消除SiO2界面层方面，在去年12月份举办的IEDM会议上，科学家们发布了多篇有关如何消除SiO2界面层的文章（ZIL:zero interface layer），其中IBM的Fishkill技术联盟也公布了自己的方案，并宣称这种方案将在自己的gate-first 32/28nm制程中使用。
耶鲁大学的T.P. Ma教授表示，ZIL技术虽然非常吸引人，但通常需要使用高温工步来消除SiO2界面层，而gate-first工艺制作的栅极则正好能够承受这种高温， 所以这项技术对采用gate-first工艺的厂商比较有利。他认为，按照他的理解，ZIL技术的实现需要使用“高温化学反应”来有效地去除栅极结构中残 留的SiO2界面层，这样这项工艺对使用gate-first工艺的厂家而言实现起来难度更小一些，而使用gate-last工艺的厂商则会尽量避免使用 高温工步。他还表示，IBM和Sematech公司所制出的ZIL结构已经能够在5埃的等效氧化层厚度条件下达到较好的防漏电性能。
